信号完整性仿真：DDR3/4/5系列地址信号端接优化对比 留言
原文始发于微信公众号（射频学堂）
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一、DDR5地址信号仿真
为了直观观察DDR5速率和端接变化的影响，我们对比统一链路在运行DDR3、DDR4、DDR5时的波形质量；我们直接看DDR3-1600速率，flyby结构中1驱8，基本仿真设置如下：
眼图如下：
此时，信号在末端通过RVTT（40ohm）端接到VTT，波形还是不错的，下面来看DDR4-3200的信号：
DDR4时，信号在末端通过RVTT（40ohm）端接到VTT（0.6V），波形还可以接受，下面来看DDR5-6400的信号：
此时，如果还是通过外部端接到VTT的话，波形已经不是很好了，下面对比一下在最后一颗芯片内部端接，波形如下：
可以看到通过内部端接，波形有所好转，但是仍然不是很好，下面将第一片芯片也做内部端接，波形如下：
可以看到，此时波形还是比较好的，下面我们把1驱8的flyby结构改为，flyby+T型拓扑，也就是芯片对贴，来对比波形：
可以看到，此时信号质量已经大幅度提高；
