直接数字式频率合成器(DDS)的基本原理 留言

直接式频率合成器由混频器、倍频器和分频器等组成，对标准频率源进行加减乘除等必要的算术操作，再通过放大、滤波后分离选出需要的频率信号。

直接式频率合成器设计复杂、效率低下，输出的频率是离散调谐而不是连续调谐的，产生的虚假频率也可能很多。它的频率选择速度取决于射频转换速度和在滤波器中的传播，一般为几十到几百纳秒级。

间接式频率合成器是利用锁相环(PLL)原理，用标准频率源来控制压控振荡器得到需要的频率。它有模拟和数字之分，但是多采用数字式锁相环，从而实现特定场合的高性能频率源。

相比于直接式频率合成器，它的电路相对简单、体积小、重量轻、较省电等特定，但是其频率的切换速度较慢，达到几十微秒以上，并且环路还存在失锁的可能。

随着数字技术和MMIC技术的高速发展，直接数字式频率合成器(DDS)已广泛应用于信号产生器、电子战、数据数字传输等场合。其关键部件包括：数模转换器、相位累加器、存储器等。

DDS的优点有：频率转换速度快、频率步长精确、相位连续、输出平衡无瞬变过程，同时它还具有结构简单、体积小、重量轻和成本低等优点。

DDS系统的核心是相位累加器，其内容会在每个时钟周期更新，存储在相位寄存器中的数字M就会累加至相位寄存器中，相位累加器的截断输出用作正弦(或余弦)查找表的地址，每个地址对应正弦波从0~360度的一个相位点，相位信息通过查找表映射至数字幅度字，进而驱动DAC。

对于n位的相位累加器，存在2的n次方个可能的相位点，如果时钟频率为fc，则输出正弦波的频率计算公式如上图中所示。

在实际DDS系统中，通常相位输出会被截断，这样可以大大减小查找表的大小，并且不会影响频率分辨率，但是会最终输出会增加相位噪声。

当改变M的值，频率可以立即改变，不会出现相位不连续，加载频率字到缓存寄存器所需的时钟周期数决定了输出频率的最大改变速率。

由奈奎斯特采样准则可知，时钟频率(采样频率)必须为输出频率的两倍以上，实际最高输出频率限制在1/3时钟频率范围内。

如图假设输出频率为30MHz，时钟频率100MHz，在重构DAC后需要加一个抗混叠滤波器(LPF)，用以滤除混叠的频率(100-30=70MHz)。

但是，DDS的输出频率的高阶谐波也会因混叠折回带内，无法通过抗混叠滤波器去除，例如第三个谐波90MHz折叠的10MHz和第四个谐波120MHz折叠的20MHz。

原文始发于微信公众号（雷达通信电子战）